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本帖被 發騷友 设置为精华(2013-12-24)
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有很多朋友都对叠焊的跳线方法已经很了解了，但是还是有些新朋友对这些不太了解，
也有很多人在找相关的资料，在别的贴回复中发过的，应部分朋友的要求,收集整理好，把这些单独发一贴，供大家收藏，愿能帮助到大家，你们的回复，将是我的动力！ 转贴请注明来源 闪存有1CE，2CE和4CE ，两片闪存或是多片闪存叠焊时，它们的型号要一样
一般主控最大只支持4CE（为什么说一般，因为有特殊的，如SM32XR是8CE主控），但如果是双通道的主控板，CE和RB并，然后数据脚挫开，就可以支持到8个CE了，相当于可以装上两片4CE闪存或四片2CE闪存，或8片1CE闪存 闪存叠焊原理架购图：
双贴双通道主控板为例：
如果1CE闪存，每面支持4片闪存，两面支持8片闪存
如果2CE闪存，每面支持2片闪存，两面共支持4片闪存
如果4CE闪存，每页支持1片闪存，两面共支持2片闪存
如果是1CE的闪存，两片闪存叠焊时，就飞CE和RB的线，其它并联。1CE的闪存，就代表有一个CE和一个RB（有几个CE，就有几个RB），闪存的9脚就是CE，闪存的7脚就是RB，在主控板的焊盘上，一般设计有4个CE，CE0~CE3分别是9、10、14、15 ，RB0~RB3分别是7、6、5、4。叠焊时，就把上面的一片闪存的9脚（CE）跳到下面闪存的10脚，（因为1CE闪存的10脚是空的，所以上面闪存的9脚可以直接弯到10去，和10脚焊到一起。闪存只有一个CE，但如果是两片闪存叠起来，就可以看作是一片2CE的闪存。另外要跳的一个是RB，就是把上面的闪存的7脚焊到下面闪存的6脚，1CE闪存的6脚也是空脚，所以上面的闪存的7脚可以直接弯到6脚并起来。
如果主控板上的RB全是相连的，像芯邦，我想等，叠焊时不用考滤RB的跳线，都是直接并就行了，不用跳线。如果一块主控板，你不知它的RB是怎样的关系，可以用万用表电阻档量出来（量主控板上的焊盘7、6、5、4四个脚的通断关系）。如果你没有表，或你不想量，那你就把RB全飞上，哈哈，但这样做了不必要的活
例：http://bbs.mydigit.cn/read.php?tid=149934
http://bbs.mydigit.cn/read.php?tid=247885
说了半天，看图：
图有些是引用或我修改来的 ，因为这些图片比较清晰，但文字是我一个一个打的
1CE跳线图：（跳CE和RB）
1CE跳线实物图（只跳CE）：
1CE实物（跳CE和RB）：
1CE的4层叠焊实物图：
1CE闪存定义：
1CE的4层叠焊接线图：
2CE的闪存，上面闪存的CE脚9和10分别飞到下面闪存的14和15脚，
为什么飞到14和15，看下面图，由于9和10脚被下面一片闪存（CE0、CE1）占用了，所以把上面闪存的9和10跳到到14、15脚（CE2、CE3）。
如果是4CE闪存，CE脚分别是9、10、14、15，RB分别是7、6、5、4脚
所以跳RB就是把上面闪存的7和6分别飞到下面闪存的5和4 ，下面图里的RB没有跳线，因为下面的参考图是SM3252，3252的焊盘上的的RB关系是：7和5脚通，6和4脚通，也就是RB1和RB3通的，RB2和RB4通的，当两片2RB闪存叠焊时，
张二片闪存就和上面说的：7和6分别飞到下面闪存的5和4，所以，直接并下来，不用跳线，就是一样的结果了。.
再看图
2CE跳线图（只跳CE，为什么只跳CE，看上面的话）
2CE闪存定义图：
2CE闪存跳线图（分别跳CE和RB）：
2CE跳线图（只跳CE）：
2CE闪存叠焊实物图：
4CE的闪存，一般主控只有4CE，如果是4CE的闪存，无法叠焊了
4CE闪存定义：
如有不完善，请大家共同完善此贴，好让大家学习。 舞动e奇迹
为了完美本贴，集中资料，方便大家收藏，故引用了@hit00 版主的文章资料：
原理讲解（以单片选闪存芯片为例）：
这种只有一个闪存焊位的主控板意味着叠焊只能打造单通道U盘。单通道，顾名思义就是只有一个读写通道（即数据总线），多片闪存共享同一个8位的数据总线。为了能够保证读写的时候不发生混乱，主控必须保证同一时刻只有一片闪存占用数据总线，这就需要片选信号来选中这片闪存了。此次改造主要关心的是片选信号和忙信号。
CE片选信号（第9脚）是低电平有效的，U盘在不操作的时候，所有闪存芯片的片选信号都被设置为高电平，也就是说均未选中，各个闪存芯片的数据总线均呈现高阻态，数据总线空闲。当用户读写U盘的时候，主控会根据要访问的数据所在的位置将对应闪存芯片的片选管脚拉低，该芯片被选中，接下来主控发送的指令和数据都将被这片被选中的闪存来执行，而此时其他闪存芯片的数据总线仍处于高阻态，不会影响主控读写被选中闪存的过程。
R/B管脚（第7脚）为忙信号，当闪存接收到读数据指令而数据尚未送出时，以及闪存接收到写数据指令而数据上外完全写入存储矩阵时，该管脚被闪存芯片内的控制逻辑拉低，主控得知此消息后会暂停读写操作，等待闪存读写完毕之后再继续进行读写。
支持Interleave功能的主控通常会要求把各个闪存芯片的R/B~管脚分别接到主控的不同输入管脚上，这样主控可以得知每一片闪存各自的读写状态，并能够利用某片闪存忙的时间间隔去读写其他闪存芯片，从而提高整体的读写速度。
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